Продление закона Мура — переход на атомные размеры и 3D-архитектуру

Закон Мура — это удвоение числа транзисторов на микросхеме каждые 24 месяца, что означает геометрический рост плотности чипов и пропорциональный рост производительности.

На Хабре неоднократно обсуждалось прекращение действия закона Мура. Основной аргумент — то, что транзисторы физически приблизились к минимально возможному размеру. На таких размерах в работу чипов вмешивается квантовая механика.

Но есть факторы, которые поддерживают рост производительности — это научные открытия, новые архитектуры транзисторов, новые материалы, специализированные чипы и др.

Китайский FeFET с затвором 1 нм

В феврале 2026 года исследователи Цю Чэньгуан (Qiu Chenguang) и Пэн Ляньмао (Peng Lianmao) из Пекинского университета рассказали о серьёзной модификации FeFET (ферроэлектрические полевые транзисторы). Новые транзисторы заявлены как «самые маленькие и энергоэффективные в мире». У таких микросхем две ключевые особенности:

Они имитируют работу человеческого мозга, объединив в одном месте хранение и обработку данных (как нейроны).

Ультранизкое рабочее напряжение.

Вообще, идея объединить хранение и обработку данных не нова, а технология FeFET запатентована в 1955 году. В микросхеме FeFET единицы хранения и обработки данных одинаковы.

Ферроэлектрический полевой транзистор (FeFET) — это тип полевого транзистора c ферроэлектриком между затвором и каналом. Постоянная поляризация электрического поля в ферроэлектрике заставляет этот тип устройства сохранять состояние транзистора (включено или выключено) в отсутствие электрического смещения.

Проблема в том, что запись и удаление информации в FeFET требуют много энергии. В то время как обычные транзисторы работают при напряжениях ниже 0,7 В, в ферроэлектрических транзисторах более высокое рабочее напряжение — 1,5 В. Так вот, китайские учёные нашли способ решить её и снизить напряжение до 0,6 В.

Из-за несоответствия напряжений между логическими микросхемами и памятью приходится использовать схемы накачки заряда (charge pump circuits). Иллюстрация из статьи «Ферроэлектрические транзисторы с нанозатворами и ультрамалым рабочим напряжением 0,6 В» (doi: 10.1126/sciadv.aea5020)

Из-за несоответствия напряжений между логическими микросхемами и памятью приходится использовать схемы накачки заряда (charge pump circuits). Иллюстрация из статьи «Ферроэлектрические транзисторы с нанозатворами и ультрамалым рабочим напряжением 0,6 В» (doi: 10.1126/sciadv.aea5020)

У Цю и Пэна несколько научных статей в открытом доступе. В данном случае речь идёт о работе «Ферроэлектрические транзисторы с нанозатворами и ультрамалым рабочим напряжением 0,6 В», которая опубликована 13 февраля 2026 года в журнале Science Advances, так что технические детали можно почерпнуть оттуда.

Исследователи смогли уменьшить размер затворного электрода до 1 нанометра. Для сравнения, диаметр двойной спирали ДНК составляет 2 нм. Такой затвор изготовляется с атомной точностью с применением дисульфида молибдена MoS2, как видно на фотографии со сканирующего электронного микроскопа (третья картинка, С):

Модифицированный транзистор облегчает образование электрического поля через ферроэлектрический слой, позволяя работать при напряжении всего 0,6 В. Таким образом, наноразмерный транзистор потребляет в десять раз меньше энергии по сравнению с обычным FeFET.

Кроме снижения энергопотребления, транзистор обеспечивает высокоскоростную работу с задержкой всего 1,6 нс.

Рабочая скорость и эталонные показатели нанозатвора FeFET из дисульфида молибдена. На рис. D?H его характеристики сравниваются с затворами FeFET из титаната бария и других материалов. По размеру, рабочему напряжению и энергии переключения — преимущество кардинальное

Рабочая скорость и эталонные показатели нанозатвора FeFET из дисульфида молибдена. На рис. D?H его характеристики сравниваются с затворами FeFET из титаната бария и других материалов. По размеру, рабочему напряжению и энергии переключения — преимущество кардинальное

Пекинский университет запатентовал процесс и дизайн этих чипов. Изобретатели уверены, что новые транзисторы позволят делать высокопроизводительные процессоры, энергоэффективные дата-центры, а также открывают возможность разработки чипов с технологическими нормами менее 1 нм.

Кстати, в ноябре 2025 года учёные из того же университета рассказывали об «аналоговой микросхеме, которая в 1000 раз быстрее Nvidia H100» при вычислении матриц 128?128. Там другая группа инженеров изготовила аналоговый матричный чип на основе резистивной памяти, впервые добившись 24-битной точности в аналоговых микросхемах.

Научная статья опубликована 13 октября 2025 года в журнале Nature Electronics.

Транзисторы IBM с затвором 15 атомов

На симпозиуме VLSI 2026 компания IBM представила «первую в мире технологию полупроводников с элементами менее 1 нанометра».

Микросхема основана на новой 3D-архитектуре транзисторов типа Nanostack, которая в будущем позволит «масштабировать производительность чипов за пределы текущих ограничений», то есть продлить закон Мура. Чип содержит почти 100 млрд транзисторов, то есть плотность транзисторов почти удвоилась по сравнению с 2-нм чипом IBM, представленным в 2021 году.

По словам компании, новая технология обеспечит повышение производительности до 50% и улучшение энергоэффективности на 70% по сравнению с чипами 2 нм.

Nanostack предполагает вертикальное размещение транзисторов в два слоя, что позволяет интегрировать больше компонентов в меньшем объёме, по сравнению с 2 нм.

Канал состоит из трёх нанопластин толщиной 15 атомов, расположенных на расстоянии 9 нм друг от друга. Маркетинговый термин «0,7 нанометра» не соответствует физическим характеристикам чипа. Вообще, в индустрии расстояние между транзисторами на протяжении довольно долгого времени остаётся примерно 40 нм.

Транзисторы во втором слое смещены относительно первого слоя, что упрощает проводку и даёт другие преимущества. Кроме того, в разных слоях используются разные материалы, что помогает оптимизировать производительность и потребление энергии отдельно друг от друга.

IBM заявила, что исследователи «экспериментально подтвердили архитектуру Nanostack через ультратонкое диэлектрическое связывание в интеграции CMOS, демонстрацию двухканальной инженерии и функционирование CMOS-инвертора с ожидаемыми характеристиками переключения». Тесты показали, что такую структуру можно физически изготовить и она будет выполнять вычислительные функции.

Технология также показала улучшения в масштабировании памяти. Исследователи сообщили о снижении размера ячейки SRAM на 40%, что позволит производителям чипов создавать более плотные и эффективные CPU.

Производство этих микросхем ведёт R&D-центр в Олбани, Нью-Йорк. Там планируют разместить литографическую систему ASML, которая работает в экстремальном ультрафиолете (High NA EUV).

Компания предполагает, что коммерческое внедрение чипов на основе Nanostack начнётся в течение пяти лет. Правда, независимые специалисты прогнозируют большой процент брака в первое время.

Крупнейшие производители чипов — Intel, Samsung, TSMC и международная исследовательская лаборатория IMEC в Бельгии — тоже исследуют многослойную компоновку транзисторов типа Nanostack в CFET. Такая компоновка отличается от других подходов к созданию двухуровневых чипов 3D V-Cache от AMD и LogicFolding от Huawei. Там инженеры независимо изготавливают транзисторы на каждом слое, а потом соединяют их. Технология Nanostack наращивает второй слой поверх первого, в рамках одного непрерывного процесса, а затем создаются электрические соединения между ними.

Ещё одна проблема — т. н. «термический бюджет». Инженерам нужно построить каждый слой, не расплавив соединения с нижележащим. Это означает, что производственные процессы должны проходить при температуре ниже 400 °C. IBM вроде бы выяснила, как сделать второй стек при достаточно низкой температуре, хотя молчит о своих методах.

2D-слой на микросхеме CMOS

Миниатюризация транзисторов идёт по всей отрасли. Интересно, что много научных статей публикуется в Китае, куда вроде бы запрещён экспорт современного литографического оборудования ASML. Но это не останавливает теоретические разработки. Ещё одна работа опубликована в октябре 2025 года в журнале Nature учёными из Шанхайского университета. Они экспериментировали с тонкими чипами из так называемых 2D-материалов, которые состоят из одного или нескольких атомных слоёв. В данном случае тоже использовался MoS2, как и в вышеупомянутой работе.

Авторы новой статьи описывают конструкцию полнофункционального чипа флэш-памяти 2D NOR, который сочетает 2D-память и традиционную микросхему CMOS для управления инструкциями.

Толщина слоя MoS2 составляет около 10 атомов, а технология производства называется ATOM2CHIP, где 2D-слой изготавливается с помощью атомного устройства. Это полнофункциональные микросхемы с 8-битными командами.

Авторы проверили весь техпроцесс, включая в себя интеграцию 2D-слоя с CMOS, 3D-архитектуру и упаковку чипа, и получили процент выхода рабочих изделий 94,34%. Хотя такой показатель далёк от необходимой надёжности для массового производства, но представляет собой многообещающее доказательство концепции.

По мнению специалистов, в будущем индустрии в любом случае придётся использовать новые 2D-материалы, чтобы исключить утечку тока в традиционных материалах сверхмалой толщины типа кремния.

Подводя итог, закон Мура ещё далёк от того, чтобы утратить свою магическую силу. Производительность и энергоэффективность чипов продолжает расти в примерно геометрической прогрессии, как и было в последние полвека. Возможности минимизации тоже ещё не исчерпаны. А новые архитектуры и специализированные микросхемы увеличивают производительность в отдельных прикладных задачах (сегодня это ML и AI) в сотни и тысячи раз, по сравнению с более универсальными CPU и GPU.

Возможно, в будущем мы будем измерять размеры транзисторного затвора не в нанометрах, а в количестве атомов.

Телеграм: t.me/ainewsline

Источник: vk.com

Комментарии: